반도체 산업의 승부처가 트랜지스터를 더 작게 만드는 미세공정에서 여러 칩을 한 패키지 안에 얼마나 빠르고 효율적으로 연결하느냐로 넓어지고 있다. 인공지능 가속기는 연산 칩뿐 아니라 고대역폭메모리(HBM), 입출력 칩, 인터포저와 기판이 함께 성능을 결정한다. 첨단 공정에서 만든 우수한 다이가 있어도 패키징 용량이 부족하거나 열을 빼내지 못하면 완제품을 출하할 수 없다. TSMC는 CoWoS와 SoIC를, 인텔은 EMIB와 Foveros를 중심으로 2.5D·3D 통합을 확대하고 있으며 미국 NIST도 첨단 패키징을 제조 경쟁력의 핵심으로 규정한다.
무어의 법칙을 시스템 수준에서 이어간다
하나의 거대한 칩을 최첨단 공정으로 만들면 설계와 생산 비용이 급증하고 결함 하나가 전체 칩을 버리게 할 수 있다. 칩렛 방식은 연산, 입출력, 메모리 제어 같은 기능을 작은 다이로 나눠 필요한 공정에서 각각 만든 뒤 패키지 안에서 연결한다. 모든 기능을 가장 비싼 공정에 넣지 않아도 되고, 검증된 블록을 재사용해 제품 개발 시간을 줄일 수 있다.
하지만 다이를 나누면 칩 사이 통신이 병목이 된다. 전통적인 회로기판 연결은 칩 내부 배선보다 느리고 전력을 많이 쓴다. 첨단 패키징은 미세한 배선이 형성된 실리콘 인터포저, 재배선층, 수직 적층과 하이브리드 본딩을 이용해 다이 사이 거리를 줄인다. NIST는 여러 칩을 2차원 또는 3차원으로 촘촘하게 조립해 하나의 대형 칩처럼 작동하도록 하는 기술로 첨단 패키징을 설명한다.
AI 가속기에서 CoWoS가 중요한 이유
AI 학습은 막대한 데이터를 연산 장치와 HBM 사이에서 반복적으로 이동한다. 연산 성능만 높여도 메모리 대역폭이 따라오지 못하면 칩이 기다리는 시간이 늘어난다. TSMC의 CoWoS는 시스템온칩과 여러 HBM 스택을 인터포저 위에 배치해 고밀도로 연결하는 2.5D 패키징이다. TSMC는 2025년 연차보고서에서 CoWoS, InFO, SoIC와 광학 엔진을 포함한 3D 패키징 기술을 저전력 대규모 연결 수단으로 제시했다.
패키지 크기가 커질수록 더 많은 HBM과 연산 다이를 넣을 수 있지만 제조 난도와 비용도 올라간다. 넓은 인터포저의 결함 관리, 기판 뒤틀림, 미세 범프 접합과 전력 공급이 어려워진다. TSMC는 2026년 5.5배 레티클 크기 CoWoS 양산을 준비하며 패키지 규모 확대를 추진하고 있다. 이는 AI 성능 경쟁이 웨이퍼 앞단 공정뿐 아니라 후공정 장비와 소재, 검사 능력에 의존한다는 뜻이다.
인텔의 EMIB·Foveros, 다른 통합 경로
인텔의 EMIB는 패키지 기판에 작은 실리콘 브리지를 내장해 옆으로 놓인 다이를 고밀도로 연결한다. 전체 면적을 덮는 큰 인터포저를 쓰지 않고 필요한 구간에만 브리지를 배치하는 접근이다. Foveros는 다이를 위아래로 쌓는 3D 통합 기술이다. 인텔은 차세대 파운드리 제안에서 EMIB와 Foveros Direct를 조합해 서로 다른 공정의 다이를 시스템 수준에서 연결하는 방향을 제시했다.
이 경쟁에서 단일 기술의 우열보다 고객 설계에 맞는 조합과 양산 수율이 중요하다. 2.5D 방식은 HBM을 넓게 배치하고 열을 관리하기 상대적으로 쉽지만 패키지가 커진다. 3D 적층은 연결 거리를 크게 줄일 수 있으나 아래층 칩의 열과 전력 공급, 불량 다이 교체가 어렵다. 제품에 따라 옆으로 연결하고 일부만 수직 적층하는 혼합 구조가 늘어날 가능성이 크다.
열·전력·검사가 새 병목
여러 고성능 다이를 한 패키지에 넣으면 전력 밀도가 높아진다. 냉각이 충분하지 않으면 클록 속도를 낮춰야 하고 수명도 줄어든다. 전력을 각 다이에 안정적으로 공급하는 전원망과 열을 히트스프레더로 전달하는 소재가 설계 초기에 함께 고려돼야 한다. 패키징은 완성된 칩을 싸는 마지막 단계가 아니라 칩 아키텍처와 데이터센터 냉각까지 연결된 공동 설계 문제가 됐다.
검사도 복잡하다. 개별 다이가 정상이더라도 접합부나 인터포저 배선의 결함으로 전체 모듈이 실패할 수 있다. 적층 뒤에는 내부를 시각적으로 확인하기 어렵고, 고가 HBM과 연산 다이를 함께 폐기하면 손실이 커진다. 알려진 정상 다이를 선별하는 테스트, 조립 중간 단계 검사, 고장 위치를 찾아 수리하는 기술이 수율과 원가를 좌우한다. NIST가 전력·열·검사·수리와 신뢰성을 첨단 패키징 연구의 핵심 질문으로 제시한 이유다.
공급망 경쟁은 장비와 소재까지 확대
첨단 패키징에는 인터포저, 유기·유리 기판, 범프와 본딩 장비, 몰딩 소재, 열관리 부품이 필요하다. 웨이퍼 생산을 국내로 유치해도 패키징과 시험을 해외 한 지역에 의존하면 공급망 위험은 남는다. 미국 CHIPS 프로그램은 첨단 기판과 소재 연구에 3억 달러 규모의 확정 지원을 제시하며 국내 생태계 구축을 추진하고 있다. TSMC 역시 미국 투자 계획에 첨단 패키징 시설을 포함했다.
그러나 보조금만으로 경쟁력이 생기지는 않는다. 패키징 공장은 고객 설계와 가까이 협업하고 오랜 양산 경험을 쌓아야 수율을 높일 수 있다. 장비 설치 후에도 숙련 인력, 소재 공급, 테스트 표준과 대량 주문이 필요하다. 국가 정책은 시설 숫자보다 실제 양산 전환과 공급사 다변화, 인력 훈련을 평가해야 한다.
분석: 미세공정과 패키징은 대체재가 아니다
첨단 패키징이 중요해졌다고 미세공정 경쟁이 끝나는 것은 아니다. 연산 다이의 트랜지스터 효율은 여전히 전력과 성능을 결정하며, 패키징은 서로 다른 다이의 장점을 시스템으로 묶는다. 가장 강한 사업자는 앞단 공정과 후단 통합, 설계 도구, 테스트를 함께 최적화할 수 있는 곳이 될 가능성이 크다. 파운드리 고객도 웨이퍼 단가가 아니라 패키지 수율과 납기, HBM 조달을 포함한 총비용을 비교해야 한다.
TSMC의 강점은 대형 AI 고객과 축적된 CoWoS 양산 생태계에 있고, 인텔은 EMIB·Foveros와 자체 공정의 결합을 차별점으로 내세운다. OSAT와 기판·장비 기업에도 기회가 열리지만 특정 고객과 기술 규격에 대한 의존 위험이 있다. 표준화된 칩렛 인터페이스가 확산되면 서로 다른 공급사의 다이를 조합하는 시장이 커질 수 있으나, 성능과 보안 검증 책임을 명확히 해야 한다.
전망: 패키지 수율이 AI 공급량을 결정한다
향후 AI 칩은 더 많은 HBM과 연산 다이, 네트워크 기능을 한 모듈에 통합할 것이다. 패키지는 커지고 일부는 수직으로 쌓이며, 광통신을 가까이 배치해 데이터 이동 전력을 줄이려는 시도도 늘어난다. 그 과정에서 열과 전력, 기판 공급과 검사 장비가 반복적으로 병목이 될 수 있다.
투자자와 고객이 봐야 할 지표는 발표된 패키지 크기만이 아니다. 월 생산능력, 조립 수율, 납기, HBM 확보, 전력당 대역폭과 현장 신뢰성이 실제 경쟁력을 보여준다. 미세공정 다음 승부처라는 표현은 패키징이 앞단을 대체한다는 뜻이 아니라, 칩 전체의 가치를 완성하는 동등한 전략 자산이 됐다는 의미다.
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